Verilog 定义的reg型，不一定综合成寄存器。在Verilog代码中最常用的两种数据类型是wire和reg型，一般来说，wire型指定的数据和网线通过组合逻辑实现，而reg型指定的数据不一定就是用寄存器实现。

　　12、常用设计思想与技巧

　　(1)乒乓操作；

　　(2)串并转换；

　　(3)流水线操作；

　　(4)异步时钟域数据同步。是指如何在两个时钟不同步的数据域之间可靠地进行数据交换的问题。数据时钟域不同步主要有两种情况：

　　两个域的时钟频率相同，但是相差不固定，或者相差固定但是不可测，简称为同频异相问题。

　　两个时钟频率根本不同，简称异频问题。

　　两种不推荐的异步时钟域操作方法：一种是通过增加Buffer或者其他门延时来调整采样；另一种是盲目使用时钟正负沿调整数据采样。